半导体细微化(Scaling)是目前半导体行业最热门的话题之一。随着DRAM等的芯片元器件在内的大部分电子元器件和存储单元趋于超小型化,对于高度集成技术的需求也逐渐提高,超小型芯片将可以储存并快速处理天文数字般的数据量。

如今,半导体细微化(Scaling)最为核心的是新一代曝光技术——极紫外光刻(Extreme Ultra Violet,简称EUV)技术。现在,SK海力士正致力于实现新一代DRAM的量产化,并已在韩国利川正式开工新建一座尖端的储存类半导体工厂“M16”。这座全新工厂将为EUV光刻工艺开设单独厂间。

“摩尔定律(Moore’s Law)已经终结” 半导体细微化技术陷入瓶颈

半导体细微化已进入10纳米时代,之前的“多重成像(Multi Patterning)”技术已不再奏效。因为,在10纳米级芯片制程中,之前的氟化氩曝光技术(Argon Fluoride, 简称ArF )已经陷入瓶颈。迄今为止,半导体行业一直遵循每隔24个月芯片集成度翻一番的“摩尔定律”。然而,如今随着光刻工艺难度越来越高,曾经辉煌沿用的摩尔定律也终将被淘汰。

光刻工艺是用激光在晶圆上绘制超微电路的半导体制造流程之一,其电路图案转移到晶圆的过程与传统相片的制作过程类似,故“光刻工艺”的英文有“Photo”一词。“光刻法(Photolithography)”是一种图案转移及复印技术,通过把光照射在包含电路图形信息并预制成金属图案的掩膜版(Mask)或原装玻璃板上,从而实现将出现的影子复制转移到晶圆上。这种在晶圆上形成预设计的图案为半导体制造的关键工艺。在此过程中,电路图案的细微程度是半导体技术竞争力的决定性因素。

“细微化(Scaling)”,即缩小半导体电路晶体管器件电门的长度的,一直被视作业界最为重要的课题。晶体管电门就如同一座连接源级和漏级的桥梁,是调节电流的阀门。因此,电门长度越短,从源极流向漏极的电子数量也就越大,电路运行速度也相应越快。

近年以来,半导体曝光设备进展迅速,均使用带有高数值孔径(numerical aperture,简称NA)的较大透镜或短波光源。但当栅极长度缩小到30纳米以下后,现有的液体浸没式氟化氩曝光设备(ArF)将会达到极限。到18纳米的DRAM芯片采用的是多重成像技术,但这会造成工序增加、生产率下降、材料费上升的问题,从而导致成本上升。当处理工序数量多达500-600道时,可见该技术已走到了尽头。解决这一问题的唯一办法取决于短波光,利用更加“纤细的笔触”精细地绘制电路。

EUV成为救星

为了顺应10纳米时代对工艺的要求,半导体行业孕育了全新半导体曝光技术——EUV。EUV设备由荷兰ASML公司独家生产,每台设备约为0.81-1.22亿美元。EUV的光波长为13.5纳米,大大小于之前的氟化氩(ArF)激光波长(193纳米),可在不多重成像的情况下绘制更加细微的半导体电路。而且这项技术还能简化成像工艺流程,因此目前被视为唯一的突破口。除此之外,EUV相较于目前的四重构图(Quadruple Patterning Technique,简称QPT)等多重成像技术,大幅度缩短了制造时间。

然而,在DRAM芯片采用EUV技术是一项难度极高的工艺,这往往需要最高端的技术支持。也正因如此,业界正在密切关注首批基于EUV技术的DRAM量产投入产出效率。据预测,到2020年,EUV技术将部分适用于1Y纳米级以下的DRAM芯片中。

关键在于攻克EUV工艺的技术难关

攻克EUV工艺的技术难关对于行业未来至关重要。EUV具有被包括气体在内的大部分物质吸收的特性。为此,开发与整个曝光工艺流程相关的新技术,包括全新的掩膜版(Mask)、光阻(Photoresist)和光学系统等,成为了一项必不可少的前提条件。此外,我们还需要开发无缺陷的掩膜版和新的掩膜版检测设备。

扩大每小时晶圆产量(wafer per hour,简称WPH)也是业界内一大重要挑战。ASML公司的每小时晶圆产量于2018年达到125张目标,并计划将在2020年达到155张。而在光源功率方面,根据DRAM厂商的测试结果显示,该公司已达到250瓦。同时,一些半导体厂商从ASML公司引进EUV设备后已经投入开发相关工艺,正处于各项设备的开发和测试阶段。业界则在积极研发下一代曝光技术—高数值孔径工艺,这项技术或将数值孔径从目前开发中的0.33NA增加到0.55NA。

一名半导体业内人士透露:“EUV曝光技术要想投入量产,我们在保证有曝光机内部硬件、光源、光阻(Photoresist)、掩膜版膜(Pellicle)的制造技术的同时,还必须要有零缺陷的EUV掩膜版制作技术”。他还强调:“业界正在研究各种检测EUV掩膜版内部缺陷的技术,为了改善检测器的分辨率,我们对于更短的光源波长和更高的数值孔径的要求也至关重要。”